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| Logic Tree를 통한 논리적 사고 연습 프로그램입니다. |
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| 1. Background
- 산술논리 연산장치 ALU는 중앙처리장치의 일부로서 컴퓨터 명령어 내에 있는 연산자들에 대해 연산과 논리동작을 담당한다. 일반적으로 ALU는 입력된 연산자와, 현재 더해지고 있는 연산자, 누산기에 저장된 결과, 그리고 시프트된 결과들을 저장하기 위한 공간을 가지고 있으며, ALU내의 비트의 흐름과, 그 안에서 수행된 연산들은 게이트 회로에 의해 통제되는데, 게이트 회로는 다시 각.. |
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| 실험. Basic Gates
I. 목적
- 기본적인 logic gates(AND, OR, NOT, NAND, NOR, XOR)에 대하여 알아보고 이러한 gate들로 구성된 logic 회로에서의 Boolean equation과 De Morgan의 이론에 대하여 알아본다.
II. 실 험 결 과 분 석
(1) 3-input AND gate ⇒ Truth table
Input
Output
A (Volt)
B (Volt)
C (Volt)
Y (Volt)
000
5.95
00
5.95
00
5.95
0000
5.95
5.95
0
5.95
0
5.95
0
5.95
5.95
00
5.95
5.95.. |
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| ◆ AND GATE(2 input)
1. 소스
library ieee;
use ieee.std_logic_1164.all;
entity andgate is
port(
sw1 : in std_logic;
sw2 : in std_logic;
led : out std_logic);
end andgate;
architecture sample of andgate is
begin
led [= sw1 and sw2;
end sample;
2. 시뮬레이션
1) Flow Summary
2) Waveform
3) time analyzer Summary
3. 블록다이어그램
※ 2입력 and 게이트의 정상적인 동작.. |
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| Design Object
Design a practical Traffic Light Controller using Traffic Lights Module
on HBE-COMBO II Kit
Diagram
The state of Kit according to Light_direction
Traffic signal cycle
emergency state
VFD, DOT, LED, 7SEG
Modified Code
[top_traffic.vhd]
entity top_traffic is
port (
iMclk : in std_logic;
iMrst : in std_logic;
iswitch : in std_logic;
iswitch2 : in std.. |
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| ◆ logic1
1.소스
library ieee;
use ieee.std_logic_1164.all;
entity logic1 is
port(a,b,c :in bit;
y :out bit);
end logic1;
architecture sample of logic1 is
signal w, x : bit;
begin
no1: process(a,b)
begin
if (a= 1 ) or (b= 1 ) then w [= 1 ;
else w [= 0 ;
end if;
end process;
no2: process(b,c)
begin
if (b= 0 ) or (c= 0 ) then x [= 1 ;
else x [= 0 ;
end if;
end.. |
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| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
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| 최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven_seg.vhd
3. 동작방법(43page)
4. 동작결과
5. 고 찰
시계 + 스탑워치 + 시간설정 + 알람설정 구현!!
1. 시계 블록도
Clock
Stopwatch
Seven_SEG
SetClock
SetAlarm
CLK_IN
RESET
.. |
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| Digital Stop Watch
1. 수행 목적
Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 장점이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의 세그먼트 활용.. |
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| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
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| TTL(Transistor Transistor Logic)
디지털논리회로
TTL(Transistor-Transistor logic)소자는 디지털회로에서 사용되는 각종 논리용 소자 중에서, 입력을 트랜지스터로 받아들이고, 출력 또한 트랜지스터인 소자를 말한다.
TTL의 정의
디지털논리회로
TTL의 특징
가장 많이 사용, 가격 저렴, 동작속도가 빠르다.
팬 아웃(fan-out)이 많이 얻어진다
출력 임피던스도 낮아 현재 가장 품종이 풍부하고 널리 사용.. |
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| 사회 복지 조사론 - 논리 모델(Logic model)
프로그램 논리 모델은 목표와 결과 사이의 관계를 설명하는 도식이다. 이러한 프로그램의 논리 모델은 다음의 세 가지 면에서 유용하게 사용된다.
① 다양한 프로그램들의 목적과 목표들을 명확하게 만들고자 하는 프로그램 계획가, 직원, 제3자들에게 도움이 된다.
② 프로그램이 진척되는 동안의 프로그램 운영 차트를 보여주는 편리한 시각적 장치이다.
③ .. |
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| Putting Global Logic First(범세계적 논리를 우선시켜야)
Kenichi Ohmae(겐니치 오마에}
애덤스미스 시대에는 중앙국가(nation-state)의 정치적인 국경에 의해 주어지고 결정되는 환경하에서 경제활동이 이루어졌었다. 그러나 오늘날에는 경제활동이 정책결정의 가장 큰 관심사이고 정치제도를 포함한 다른 모든 조직들은 이렇게 주어진 환경하에서 작동한다. 이는 18～19세기에 인위적으로 만들어진 중앙.. |
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| abap의 프로그램 내용과 DB활용기술 내용
1. DDic 관련 사항.
2. Report Program
3. 화면 구성요소
4. Module-pool Program.
5. Function module
6. Logical database.
7. 이것저것
8. 유용한 프로그램.
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| 집적회로(VLSI)의 설계 과정
VLSI 설계
전반부 : Gate Level 설계
후반부 : Layout 데이터 생성
최근의 설계
전반부 : 동작적 설계(Behavioral Design) ==] Gate Level 설계
후반부 : Layout 데이터 생성
2.1 상위 레벨 합성(High Level Synthesis)
2비트 입력 4비트 출력
X(0) F(0)
X(1) F(1)
Y(0) F(2)
Y(1) F(3)
(a) 설계 사양의 블록도 (b) 설계 사양의 입출력
library ieee;
use ieee.st.. |
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