|
|
 |
|
| ☉스탑워치 VHDL 설계☉
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_B : in std_logic;
SW_C : in std_logic;
SW_D : in std_logic;
SEG_DATA : out std_logic_vector(7 downto 0);
SEG_COM : buffer std_logic_vector(7 downto 0)
);
end stop;
architectu.. |
|
|
|
|
|
 |
|
| ◆ AND GATE(2 input)
1. 소스
library ieee;
use ieee.std_logic_1164.all;
entity andgate is
port(
sw1 : in std_logic;
sw2 : in std_logic;
led : out std_logic);
end andgate;
architecture sample of andgate is
begin
led [= sw1 and sw2;
end sample;
2. 시뮬레이션
1) Flow Summary
2) Waveform
3) time analyzer Summary
3. 블록다이어그램
※ 2입력 and 게이트의 정상적인 동작.. |
|
|
|
|
|
 |
|
| Design Object
Design a practical Traffic Light Controller using Traffic Lights Module
on HBE-COMBO II Kit
Diagram
The state of Kit according to Light_direction
Traffic signal cycle
emergency state
VFD, DOT, LED, 7SEG
Modified Code
[top_traffic.vhd]
entity top_traffic is
port (
iMclk : in std_logic;
iMrst : in std_logic;
iswitch : in std_logic;
iswitch2 : in std.. |
|
|
|
|
|
 |
|
| 1. 실행 캡쳐사진
10회 1구 스트라이크 가산점수 일 경우 캡쳐
최고 점수, 모두 스트라이크가 나왔을 경우 캡쳐
10회 스패어로 1회 가산 점수일 경우 캡쳐
10회 가산 없는 일반의 경우 캡쳐
2. 코드 및 주석
#include [iostream]
/*
게임 인원수에 따른 폼 라인 생성은 1개밖에 하지 못했습니다.
게임인원 입력시 1로 해야 실행이 됩니다.
*/
int A_score=0, result=0; // 전역변수로 A_score는 main에.. |
|
|
|
|
|
 |
|
| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
|
|
|
|
|
 |
|
| 최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven_seg.vhd
3. 동작방법(43page)
4. 동작결과
5. 고 찰
시계 + 스탑워치 + 시간설정 + 알람설정 구현!!
1. 시계 블록도
Clock
Stopwatch
Seven_SEG
SetClock
SetAlarm
CLK_IN
RESET
.. |
|
|
|
|
|
 |
|
| Digital Stop Watch
1. 수행 목적
Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 장점이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의 세그먼트 활용.. |
|
|
|
|
|
 |
|
| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
|
|
|
|
|
 |
|
| 자료구조 - 순환과 반복
1. 팩토리얼계산
◎순환
#include [iostream]
using namespace std;
int factorial(int n)
{
if(n==1)
return 1;
else
return (n * factorial(n-1));
}
void main()
{
int n;
cout [[ 정수 입력 : ;
cin ]] n;
cout [[ n [[ 팩토리얼 계산 : [[ factorial(n) [[ endl;
}
◎반복
#include [iostream]
using namespace std;
int factorial_iter(int n)
{
int k, v=1;
for.. |
|
|
|
|
|
 |
|
| 논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
1. 도어락의 개요
도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.
2. 입력, 출력 및 상태
① 입력
- 클럭 : clk
- 리셋 : rst
- 입력버튼 : ps_start
- 종료버튼 : ps_end
- 수정버튼 : ps_mod
- 비밀번호 : ps_num
② 출력
- 문 열림 : door_open
- 알람 : alarm
③ 상태
-ready
-in.. |
|
|
|
|
|
 |
|
| 집적회로(VLSI)의 설계 과정
VLSI 설계
전반부 : Gate Level 설계
후반부 : Layout 데이터 생성
최근의 설계
전반부 : 동작적 설계(Behavioral Design) ==] Gate Level 설계
후반부 : Layout 데이터 생성
2.1 상위 레벨 합성(High Level Synthesis)
2비트 입력 4비트 출력
X(0) F(0)
X(1) F(1)
Y(0) F(2)
Y(1) F(3)
(a) 설계 사양의 블록도 (b) 설계 사양의 입출력
library ieee;
use ieee.st.. |
|
|
|
|
|
 |
|
| ARRIVAL 1 2 3 경우
TIMEOUT 2 의 경우 Sn의 경우 요청이올경우마다 1씩 커짐
ACK 3의 경우
// s size는 2의 3승으로 m=4 크기는 8일경우를 구현한것입니다
#include [iostream]
using namespace std;
void main()
{
char a[20];
int x,y,z;
.... |
|
|
|
|
|
 |
|
| FEDERAL STANDARD 209E Airborne Particulate Cleanliness Classes in Cleanrooms and Clean Zones
Revised 1992 by the Institute of Environmental Sciences 940 E. Northwest Highway Mount Prospect, Illinois 60056 (708) 255-1561• Fax (708) 255-1699
Approved by the U.S. General Services Administration
[METRIC) FED-STD-209E September 11, 1992 SUPERSEDING FED-STD-209D June 15, 1988
F.. |
|
|
|
|
|
 |
|
| DESIGN
REPORT
복잡한 회로 설계
- 4비트 가산기 -
과 목 :
학 과 :
학 번 :
이 름 :
제출일자:
1. 4bit Adder 소개
4비트 가산기는 4비트인 2개의 입력신호를 더하는 역할을 한다. 예를 들어 1011 + 1100 = 10111이다.
기본적인 4비트 병렬 가산기는 4개의 전가산기로 구성된다.
두 개의 입력 신호는 , 로 주어지며, 각 가산기의 캐리 출력은 다음 상위 가산기의 캐리 입력이 된다.
2. 설계 .. |
|
|
|
|
|
 |
|
| 1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다.
3. Theory
* 전파지연시간(propagation delay)
신호 값의 변화가 입력에서 출력까지 전달되는 데 걸리는 시간
작동시간은 전파지연의 역의 관계임
논리설계에서 가장 중요한 사항임
하강지연시간(t.. |
|
|
|
|
|
