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| 디지털 논리회로 설계 및 실습 - 논리 프로브 구성 결과 보고서
1.실험 목표
□ 7404 인버터를 사용한 간단한 논리 프로브(logic probe) 구성.
□ 구성된 논리 프로브를 사용하여 회로 테스트
□디지털 멀티미터와 오실로스코프를 사용하여 논리 레벨 측정과 유효 입력 논리 레벨비교
2.이론 요약
이번실험에서의 회로는 간단한 논리 프로브이며 회로에서 HIGH와 LOW 논리 레벨의 존재를 검출하는 데 유용하.. |
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| 디지털 논리설계
Stop Watch
목 차
개 요
설계내용
결과
시연
개 요
강의시간에 배운 이론을 바탕으로
실제 상품화 될 수 있는 하드웨어를
Altera Max+plus II 프로그램을
사용하여 설계한 팀 프로젝트
결과입니다.
상세회로 구성 블록도
설 계 내 용
입 력
- CLK : 클럭입력 (100Hz)
- CLEAR : 클리어입력, 0이 되면
모든 출력이 0으로 리셋
- START_STOP : 시간증가 / 정지모드 입력
0일때 정지.. |
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| -자판기 설계-
1.설계 목적
자판기설계의 목적은 기본적인 순차논리회로를 해석하고 직접 설계하는 능력을 키우고 이를 바탕으로 간단하고 실생활에 이용되는 순차 논리회로를 디자인하는 것이다. 순차논리회로를 디자인 하기위해선 문제를 정의하고 상태도로 나타낼 수 있어야 하며, 상태도를 바탕으로 상태 표를 완성시키고 ,완성된 상태 표를 바탕으로 카르노 맵을 이용하여 식을 간소화 시켜야 한다. .. |
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| 순서 논리회로 설계
목 차
설계 목표
관련 기술 및 이론
설계 내용 및 방법
회로 설계 결과
토의
설계 목표
우리 주변에서 순서 논리 회로를 이용하여 설명되거나, 설명할 수 있는 제품이나 놀이를 생각해 보고 설계해 본다.
외부입력 1개 이상, 상태 수 5개 이상,
출력 1개 이상
상태도, 상태 표, 천이 표 작성
D FF, T FF, J-K FF, R-S FF을 이용하여 회로를 설계
관련 기술 및 이론 (1)
ATM (현.. |
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| ■ 실 험
- AND, OR, NOT 게이트를 통한 논리회로 설계
- 7-segment 켜기
■ 목 표
1.AND,OR,NOT 게이트의 기호와 동작특성을 이해한다.
2.실험을 통해 AND,OR,NOT 게이트의 진리표(Truth Table)를 이해한다.
3.논리소자들의 작동법을 익힌다.
4.슬라이드 스위치 2개로 위에서 배운 이론으로 7-segment를 0부터 3 까지 켤 수 있다.
■ 실험장비 및 부품
- 7-segment (cathode type)
- 저항(330Ω) : 9.. |
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| AND, OR, NOT 게이트를
통한 논리회로 설계
Ⅰ. 목 표
AND, OR, NOT 게이트의 기호와 동작특성을 이해고, 실험을 통해 AND, OR, NOT 게이트의 진리표(Truth Table)를 이해하며, 논리소자들의 작동법을 익힌다. 그리고 슬라이드 스위치 2개로 배운 이론으로 7-segment를 0 부터 3 까지 켤 수 있다.
Ⅱ. 실험장비 및 부품
- 7-segment (cathode type)
- 저항(330Ω) : 9개
- IC MC74HC08A(AND 게이트)
- IC.. |
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| 논리게이트
(논리설계 레포트)
(1) 기본 게이트
․컴퓨터 내부의 전자적 회로는 많은 스위치를 연결한 것과 같으며, 기본적인 단위 기능을 수행하는 것을 말한다.
① OR 게이트
․역할 : 어느 하나만 1이면 결과가 1이고, 모두 0이면 결과가 0이 됨
․표기 : OFF(0), ON(1)
․회로표현
그림 . 스위칭 회로
그림 . 트랜지스터 회로
그림 . OR회로 기호
② AND 게이트
․역할 : 두 개의 입력이 모두 1일때.. |
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| 설계 목표
① 숫자표시기를 이용하여 5입력을 3으로 나눈 몫과 나머지를
표현한다.
② NAND게이트와 INVERTER, 7447디코더를 이용하여 최대한
간단한 회로를 구성한다.
③ PSPICE를 이용해 출력을 예상해 본다.
④ 구현한 회로가 작동이 되지 않는다면 그 이유를 알아보고
문제를 해결하여 본다.
입력 출력에 대한 진리표
진리표 분석을 통한 MINIMIZE (1)
진리표 분석을 통한 MINIMIZE (2)
입력값 E=.. |
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| 논리회로설계 프로젝트
자유주제 : 영상 스크램블러
작품설명
요즘 시대적으로 보안이라는 말에 상당히 민감하다 해킹을 당하여 정보를 도난당하는등 사회적으로 문제가 대두되고 있는데, 만약 전송되는 데이터를 암호화하여 전송하고 다시 수신측에서는 그 암호화와 같은 알고리즘으로 수신을 하면 도중에 정보를 가로채가더라도 암호알고리즘을 알지못하면 무용지물이 되어 정보보호가 조금더 되지않을.. |
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| 논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
1. 도어락의 개요
도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.
2. 입력, 출력 및 상태
① 입력
- 클럭 : clk
- 리셋 : rst
- 입력버튼 : ps_start
- 종료버튼 : ps_end
- 수정버튼 : ps_mod
- 비밀번호 : ps_num
② 출력
- 문 열림 : door_open
- 알람 : alarm
③ 상태
-ready
-in.. |
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| 각종 쇼핑몰 구축 프로젝트시 필수적인 DB 설계 단계의 핵심적인 산출물인 DB 설계서이다. 본 제공자가 여러 쇼핑몰 관련 DB 설계서를 검토한 결과, 관계형 DB 설계에 대한 올바른 개념 없이 그저 테이블을 나열하는 형태의 설계서를 갖고 프로그램 구현을 하여 프로그래머가 일일이 데이터의 integrity 보장을 위하여 무던히 애를 쓰는 경우를 보아왔고 올바른 설계서를 제시함으서 구축비용을 획기적으로 .. |
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| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
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| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
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| 1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다.
3. Theory
* 전파지연시간(propagation delay)
신호 값의 변화가 입력에서 출력까지 전달되는 데 걸리는 시간
작동시간은 전파지연의 역의 관계임
논리설계에서 가장 중요한 사항임
하강지연시간(t.. |
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| 논리회로 설계 및 실험 - 가산기와 감산기
[각 사진마다 LED는 ☆로, 스위치는 ↑로 표시해 놓았습니다.]
⓵ 7486 IC, 7408 IC 으로 구현한 가산기 회로
반가산기는 2개의 2진 입력과 2개의 2진 출력이 필요하다. 두 개의 2진입력이 되면 출력변수로 합(S)과 캐리(S)를 만든다.
예측 : A와 B입력 0과 0, 1과 1은 S는 0이 출력된다. 나머지는 모두 1이 출력된다. C는 1과 1을 입력한 것만 1이 출력되고 나머.. |
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