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(검색결과 약 2,628개 중 3페이지)
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| -유한양행-
-1-
1. [기업선정 이유]
수업시간에 기업윤리에 대해 조금 배우고, 기업의 윤리적인 측면에 대해 관심이 생겼다. 또한 현대사회의 정치뿐만 아니라 기업에서도 부정부패가 많이 일어나고 있는지라 이번 과제에서 유한양행의 기업윤리와 성공요인에 대해서 분석해 보았다. 사적으로는 화학과인 나는 유한양행의 제약부분 쪽으로 진로를 생각한 적이 있어 더욱 관심이 많아서 좋은 계기가 되었.. |
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| 경 영 의 이 해
(대한항공 경영전략분석)
목 차
Ⅰ. 서론
동기 및 소개
Ⅱ. 본론
1) 대한항공의 회사개요
(1) 비전 및 미션
(2) 기업개요
(3) 사업
(4) 목표
2) 경영환경
(1) 경영환경
(2) 외부경영환경
(3) 2010 경영전략
3) 지속가능경영
(1) 경제적 책임
(2) 사회적 책임
(3) 환경적 책임
4) 윤리경영 및 투명경영
(1) 대한항공 윤리헌장
(2) 임직원의 윤리경영 마인드 확대
(3) .. |
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존슨앤존슨,마케팅,브랜드,브랜드마케팅,기업,서비스마케팅,글로벌,경영,시장,사례,swot,stp,4p ( 10Pages ) |
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| Ⅰ 서 론
존슨앤존슨은 세계적인 건강관리제품 제조업체로 2006년 미국 포춘지 선정 가장 존경 받는 기업 중 4위에 오른 바 있는 회사이다. 그 사업분야를 크게 3가지로 구분하고 있는데 의료기기 및 진단 제품, 소비자 제품과 제약이 그것이다. 한국에서는 4개의 독립법인(컨슈머, 한국얀센, 메디칼, 비전케어)을 설립하여 운영하고 있다. 이 회사는 1930년에 자발적으로 기업윤리를 강조해 공동설립자이.. |
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| - 자기소개서 최우수 예문 -
대한제강 자기소개서 예문
대한제강
1. 대한제강에 지원하게 된 동기는 무엇입니까 [500자 이내]
“도덕성을 바탕으로 대한제강의 주역이 되고자 합니다.”
제가 대한제강에 지원하게 된 동기는 윤리헌장 기본정신 때문이라고 말씀드리고 싶습니다. 대한제강은 고객이 가치창출의 기반이라는 신념하에 고객중심의 경영을 원칙으로 하며, 기본과 원칙을 준수하는 것을 기반으.. |
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| [인천국제공항]
기업분석,SWOT분석
운영전략
마케팅전략
향후전략제언
[목차]
1. 인천국제공항 기업분석
(1) 기업소개
(2) 기업유형
2. 인천국제공항 주요기능 및 역할
3. 인천국제공항 경영방침
4. 인천국제공항 SWOT분석
(1) Strength
(2) Weakness
(3) Opportunity(4) Threat
5. 인천국제공항 기업 운영전략
6. 인천국제공항 마케팅전략 사례
(1) 서비스마케팅 전략
(2) 내부마케팅
7. 인천국제.. |
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| KB국민은행
마케팅 발표
Marketing
Management
Presentation
1. KB국민은행 기업소개
(1) 기업개요
(2) 경영철학
2. KB국민은행 3C분석
(1) Company (자사분석)
(2) Competitor (경쟁자분석)
(3) Customer (소비자분석)
3. KB국민은행 SWOT분석
(1) Strength
(2) Weakness
(3) Opportunity
(4) Threat
4. KB국민은행 STP분석
(1) Segmentation
(2) Targeting
(3) Positioning
5. KB국민은행 마케팅.. |
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| IEEE754 조사하기
자료구조
IEEE754 정의
IEEE 754는 컴퓨터에서 부동 소수점을 표현하는 가장 널리 쓰이는 표준이고, ±0 등의 수와 무한, NaN 등의 기호를 표시하는 법과 이러한 수에 대한 연산을 정의하고 있습니다. IEEE 754에는 32 비트 단정도(single-precision), 64 비트 배정도(double-precision), 43 비트이상의 확장단정도(거의 쓰이지 않음), 79 비트 이상의 확장배정도(일반적으로 80비트로 .. |
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| ◆ AND GATE(2 input)
1. 소스
library ieee;
use ieee.std_logic_1164.all;
entity andgate is
port(
sw1 : in std_logic;
sw2 : in std_logic;
led : out std_logic);
end andgate;
architecture sample of andgate is
begin
led [= sw1 and sw2;
end sample;
2. 시뮬레이션
1) Flow Summary
2) Waveform
3) time analyzer Summary
3. 블록다이어그램
※ 2입력 and 게이트의 정상적인 동작.. |
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| ◆ logic1
1.소스
library ieee;
use ieee.std_logic_1164.all;
entity logic1 is
port(a,b,c :in bit;
y :out bit);
end logic1;
architecture sample of logic1 is
signal w, x : bit;
begin
no1: process(a,b)
begin
if (a= 1 ) or (b= 1 ) then w [= 1 ;
else w [= 0 ;
end if;
end process;
no2: process(b,c)
begin
if (b= 0 ) or (c= 0 ) then x [= 1 ;
else x [= 0 ;
end if;
end.. |
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| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
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| 1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;
entity decoder is
port (x : in std_logic_vector(2 downto 0);
d : out std_logic_vector(7 downto 0));
end decoder;
architecture behavioral of decoder is
begin
process (x)
begi.. |
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| 집적회로(VLSI)의 설계 과정
VLSI 설계
전반부 : Gate Level 설계
후반부 : Layout 데이터 생성
최근의 설계
전반부 : 동작적 설계(Behavioral Design) ==] Gate Level 설계
후반부 : Layout 데이터 생성
2.1 상위 레벨 합성(High Level Synthesis)
2비트 입력 4비트 출력
X(0) F(0)
X(1) F(1)
Y(0) F(2)
Y(1) F(3)
(a) 설계 사양의 블록도 (b) 설계 사양의 입출력
library ieee;
use ieee.st.. |
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| ☉스탑워치 VHDL 설계☉
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_B : in std_logic;
SW_C : in std_logic;
SW_D : in std_logic;
SEG_DATA : out std_logic_vector(7 downto 0);
SEG_COM : buffer std_logic_vector(7 downto 0)
);
end stop;
architectu.. |
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| 최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven_seg.vhd
3. 동작방법(43page)
4. 동작결과
5. 고 찰
시계 + 스탑워치 + 시간설정 + 알람설정 구현!!
1. 시계 블록도
Clock
Stopwatch
Seven_SEG
SetClock
SetAlarm
CLK_IN
RESET
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| 논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
1. 도어락의 개요
도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.
2. 입력, 출력 및 상태
① 입력
- 클럭 : clk
- 리셋 : rst
- 입력버튼 : ps_start
- 종료버튼 : ps_end
- 수정버튼 : ps_mod
- 비밀번호 : ps_num
② 출력
- 문 열림 : door_open
- 알람 : alarm
③ 상태
-ready
-in.. |
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