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(검색결과 약 22,749개 중 3페이지)
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| 4)영어-5. It s time for lunch - 나의하루 만들기
결재
지도교사
협력교사
( 영어 )과 교수-학습 과정안
초등학교 4 학년 지도교사:
수 업 일
수업자
단 원
5. It s time for lunch.
교과서
60-61 ( 5 /5 )차시
학습형태
전체, 개별
수업모형
과제 해결식 모형
학습주제
나의 하루 만들기
학습자료
교사]ppt자료, 동기유발 동영상, 학습지, 모형시계
학생]
학습목표
배운 표현을 활용하여 나의 하.. |
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| 1.원문
The Poet's Dream
Percy Bysshe Shelley
On a poet's lips I slept
Dreaming like a love-adept
In the sound his breathing kept;
Nor seeks nor finds he mortal blisses--
But feeds on the aerial kisses
Of shapes that haunt thoughts' wildernesses.
He will watch from dawn to gloom
The lake-reflected sun illume
The yellow bees in the ivy-bloom,
Nor heeds nor sees, what thing.. |
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| INDEX
1. 스와치 어원
2. 스위스 시계산업의 역사(50-60년대)
3. 스위스 시계산업의 강점
4. 미국의 경쟁자
5. 일본의 경쟁자
6. 스위스의 반응
7. 기술의 변화(70-90년대)
8. 일본시계산업
9. 미국시계산업
10. 스위스시계산업
11. SMH swatch
1. Swatch origin of word
Swiss + Watch
Second+Watch
2. Swiss history (스위스 시계산업)
1945년 전 세계 손목시계 80%
1957년 까지 모든 손목시계.. |
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| MANUFACTURING AND PURCHASE
AGREEMENT
This MANUFACTURING AND PURCHASE AGREEMENT (Agreement) made and entered into this 20th day of September, 2001, by and between ABC Ltd.,a corporation duly organized and existing under the laws of the Republic of Korea with its principal office at 주소를 입력해 주십시요, Korea (hereinafter referred to as Company) and 상대회사명, a corpora.. |
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| 최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven_seg.vhd
3. 동작방법(43page)
4. 동작결과
5. 고 찰
시계 + 스탑워치 + 시간설정 + 알람설정 구현!!
1. 시계 블록도
Clock
Stopwatch
Seven_SEG
SetClock
SetAlarm
CLK_IN
RESET
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| 1. 목적
지금까지 배운 Verilog에 대한 지식을 활용하여 여러 가지 순차회로를 설계함
2. 기초지식
- 여러 가지 순차회로에 대한 동작 이해
레지스터
레지스터는 n-bit 데이터를 저장하는 기억소자이다. 클럭에 동기가 되어 이루어지며 제어신호로 비동기 제어 신호인 reset, 동기 신호인 load가 있는데 동작은 이러하다
reset load CLK Qi
0 x x 0
1 0 ↑ Qi
1 1 ↑ Di
카운터
매 클럭마다 정해진 손서에 따.. |
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| Bio-Clock telomere
생체시계란 무엇인가
정의: 동식물의 다양한 생리, 대사, 발생, 행 동, 노화 등의 주기적 리듬을 담당하고 기능하는 기관으로, 생체리듬의 주기성을 나타내는 생체내에 내재되어 있는 생물학적 시계를 의미한 다.
론 코노프카의 초파리 시계유전자 발견
론 코노프카의 초파리 시계유전자 발견
종달새형 vs 올빼미형
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| 디지털 회로설계
1. 제목 : 4-Bit D Flip Flop 설계
2. 개요 :
1) 목적 : 1 bit flip flop을 통해 4 bit flip flop을 VHDL과 logic gate로 설계한다. 이 과정에서 VHDL의 process의 사용법을 익히고, logic gate의 구현과 process로의 구현의 차이점을 비교해 본다.
2) 방법 :
[1-bit flip flop]
(1) 입력이 D, Preset, Clear, Clock이고 출력이 Q, notQ인 1 bit D F/F을 VHDL 언어로 설계한다.
(2) .. |
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| 모터제어
1. AVR 이란
아트멜 AVR(Atmel AVR)은 1966년 아트멜 사에서 개발된 하버드 구조로 수정한 8비트 RISC 단일칩 마이크로컨트롤러이다. 출시 당시 AVR은 프로그램을 저장하기 위해 이용한 메모리 방식을 다른 마이크로컨트롤러 처럼 ROM, EPROM 또는 EEPROM 을 사용하지 않고, 단일칩 플래시메모리를 사용한 최초의 마이크로컨트롤러중 하나이다.
AVR의 종류에는 아트멜 AVR은 AVR UC3, AVR XMEG.. |
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| 래치와 플립플롭
1. 실험 목적
- SR 래치와 D 래치에 대한 논리회로를 이해하고, 각 래치에서 출력을 예측할 수 없는 경우를 분석한다. 주종 JK 플립플롭과 에지트리거 JK 플립플롭의 구조와 동작원리를 이해한다.
2. 실험 해설
A. Latches/Filp-flops
- 기본적인 기억소자로서 1비트의 정보를 저장할 수 있는 가장 간단한 형태가 래치회로이다. 래치는 모든 입력신호의 변화에 대해 clock 펄스와 관계.. |
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| ● Nd-YAG 레이저의 주요 구성부
○ 공진기(resonator)
○ 반사경
►전반사경(Full mirror) : 반사율 99.5%이상, 곡률 반경 2m인 오목거울 사용
►부분 반사경(partial mirror) : 반사율 80%인 평면경을 사용
반사경을 통한 빛의 증폭과 그 원리
- 관 양쪽의 거울로 빛이 방출된 후 여러 개의 공진기가 무한히 겹쳐진 효과를 나타내게 되고 이로 인해 빛은 증폭되어져 기하급수적으로 그 세기가 증폭되게 된다.. |
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| 자판기 회로 설계 및 제작
목 차
1. 실험 설계 목적
2. 실험 설계 주제
3. 제품 사양
4. 설계 일정 및 변경 과정
A. 1차
B. 2차
C. 3차
5. 상태도 도출
6. 입력 변수와 상태 변수, 출력 변수 설정
7. 진리표 도출
8. 카르노 맵 간소화 과정
9. 전체 회로도
10. 구성원 역할
11. 동작 매뉴얼
12. 자체 평가 및 반성할 점
1. 실험 설계 목적
논리회로 내용 및 실습 내용을 기반으로 생활 속에서 활용될 수 .. |
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| 2)영어-5. It’s time for lunch - What time is it, It s ___. It’s time for ____.
결재
지도교사
협력교사
( 영어 )과 교수-학습 과정안
초등학교 2 학년 지도교사:
세계 여러 나라의 시각을 묻고 답할 수 있다.
Date
Teacher
Lesson
5. It’s time for lunch
Period
5/5 (p.60~61)
Class Type
전체 학습, 개별 학습
모둠별 학습(Group Investigation)
Teaching
Method
Communicative Language Tea.. |
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| 실습목표
4-bit 2진 리플 카운터와 4-bit BCD 리플 카운터를 PSPICE 프로그램을 이용하여 설계하고 출력 된 파형을 분석해보자.
실습과정
4-bit 2진 리플 카운터
위의 그림은 4-bit 2진 리플 카운터이다. D-FLIPFLOP(7474) 4개와 NOT게이트(7404) 3개가 이용 되었다. CLEAR 값을 0s0, 1s1을 넣어주고 PRESET 값을 전부 1로 넣어준다. A0A1A2A3은 출력값이고 COUNT INPUT값은 10을 반복 시켜서 넣어준다.
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| 디지털 회로설계
1. 제목 : 4-Bit D Flip Flop 설계
2. 개요 :
1) 목적 : 1 bit flip flop을 통해 4 bit flip flop을 VHDL과 logic gate로 설계한다. 이 과정에서 VHDL의 process의 사용법을 익히고, logic gate의 구현과 process로의 구현의 차이점을 비교해 본다.
2) 방법 :
[1-bit flip flop]
(1) 입력이 D, Preset, Clear, Clock이고 출력이 Q, notQ인 1 bit D F/F을 VHDL 언어로 설계한다.
(2) 위.. |
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