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전체
(검색결과 약 13,781개 중 37페이지)
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| “Except U”
Story Line
4 Houses
Living and Learning Communities
Under Authority of Head of Houses
Goal Setting: to win House Cup
Most Houses members are
Affective Commitment
Organizational commitment
Normative commitment
Continuance commitment
4 Houses
Structure
Task
People
Technology
Organizational Boundary
INPUT
TASKENVIRONMENT
OUTPUT
Slytherin VS Gryffindor
Gryffindor
Ins.. |
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| 기업을 형성하는 환경집단, 기업환경의 구성집단
환경에는 어떠한 유형이 있는가. 환경은 시장으로 보면 자원의 투입(input)과 관련된 자본시장, 노동시장, 원재료시장, 기술 시장 등 투입시장관계가 설정되고 내부의 변화과정(throughout)을 거친 산출(output)은 제품시장과의 관계에서 그 기업의 경쟁력 시장지위가 결정되며 전체시장의 조정 ․ 관리자로서의 대정부 관계도 중요한 환경적 선택분야이다. .. |
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| [생산성과 표준시간] 생산성의 측정과 향상, 생산성관리와 표준시간
목차
생산성과 표준시간
Ⅰ. 생산성의 측정과 향상
1. 생산성이란 무엇인가?
2. 생산성 저해 요인
1) 제품설계에 의한 공수 손실
2) 제조방식에 의한 공수 손실
3) 제조수행에 의한 공수 손실
Ⅱ. 생산성 관리와 표준시간
1. 생산성 측정과 관리
2. 생산성 측정과 표준시간
생산성과 표준시간
I. 생산성의 측정과 향상
(1) 생.. |
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| BJT IC 및 동작특성 기술
◎ RTL (Resistor Transistor Logic)
◆ 기판 위에 저항을 부착시키고 거기에 트랜지스터를 설치해 모듈화시킨 IC
◆ 디지탈 IC로서는 최초
◆ 현재는 거의 사용치 않음
▷ 3- Input NOR 동작원리
입력 A,B,C 단자는 출력에 대하여 각각 병렬로 연결되어 있으므로 OR게이트로 동작한다. 트랜지스터의 출력 Y는 저항에 의하여 전압강하가 발생하여 NOT게이트의 기능을 가지므로 결.. |
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| 실험명
Regulator 설계
1. 실험 목적
다이오드의 여러 가지 특성을 이용하여 정현파(sine wave)를 7~10V DC전압으로 만들려고 한다. 다음과정에 의해 과제를 수행해 보시오.
2. 실험 방법
(1) Full Wave Rectifier 회로를 이용하여 10V의 정현파를 양(Positive)의 반쪽(Half)의 sine파를 만들어보라. 이때 Full Wave Rectifier는 4개의 다이오드가 이용되는 Bridge 형태의 Rectifier를 이용하시오.
-.. |
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| The Accidental Theorist
All work and no play makes William Greider a dull boy.
By Paul Krugman
(1,784 words; posted Thursday, Jan. 23; to be composted Thursday, Jan. 30)
Imagine an economy that produces only two things: hot dogs and buns. Consumers in this economy insist that every hot dog come with a bun, and vice versa. And labor is the only input to production.
OK, time.. |
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| Logic 연산과 Gates
1. Diode logic 연산
☞ 학습목표
AND, OR diode circuit 의 특성을 diode logic 연산으로 알아보자.
☞ 실험
1. AND gate
AB
A·B
5V
5V
5.15V
5V
0V
0.64V
0V
5V
0.64V
0V
0V
0.64V
2. OR gate
AB
A+B
5V
5V
4.54V
5V
0V
4.51V
0V
5V
4.51V
0V
0V
0V
오차 및 결과
오차 : And Input에 거짓=0V가 걸리면 Output에 거짓=0V가 걸려 야하나. Diode 전압강하 특징으로 0.64V의 전.. |
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| 임금 공정성 관리의 문제
1. 임금 공정성의 개념
(1) 임금 공정성의 의의
공정성(equity)은 “어떤 가치 있는 것의 투자를 통해서 얻는 가치 있는 어떤 것”으로 정의될 수 있다. 임금 공정성(pay equity)은 아담스의 공정성 이론에서 파생된 용어로서 종업원이 받는 임금(결과물)이 수행한 작업가치(투입물)와 동일할 때에 달성된다.
임금의 공정성은 자본과 노동, 종업원과 종업원간의 갈등을 해소하는데 .. |
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| 임금관리의 공정성이론 검토
Ⅰ. 들어가며
임금은 사용자측에서는 원가구성항목으로서, 종업원측에서는 소득의 원천으로 보기 때문에 원가목표와 소득목표 사이에 갈등과 경합관계가 발생한다. 이에 임금은 노사 상호간에 거래적인 특징을 보이고 있으므로 임금수준 등에 있어 양측 모두가 타당하다고 인식될 정도의 공정성이 요구된다.
Ⅱ. 임금관리의 공정성이론
1. 공정성이론의 의의
공정성이론의 .. |
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1. 서론
큰 원유 유출 사고가 있을 때마다 사람들은 해변에서나, TV 혹은 신문을 통해서 그것을 볼 수있고 그리고 또 많은 사람들이 그것에 의해 영향을 받는다고 생각하기 때문에 석유에 의한 해양오염은 많은 사람들의 관심을 끌어왔다.
석유 탄화수소들은 여러 가지 경로를 통하여 바다에 이른다. 그러나 유조선 사고만이 석유에 의한 해양의 원인은 아니다.
source
amount
total
Transportation
.. |
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| 임금관리의 공정성전반에 대한 검토
Ⅰ. 서
임금은 사용자측에서는 원가구성항목으로서, 종업원측에서는 소득의 원천으로 보기 때문에 원가목표와 소득목표 사이에 갈등과 경합관계가 발생한다. 이에 임금은 노사 상호간에 거래적인 특징을 보이고 있으므로 임금수준 등에 있어 양측 모두가 타당하다고 인식될 정도의 공정성이 요구된다.
Ⅱ. 임금관리의 공정성이론
1. 공정성이론의 의의
공정성이론의 핵심.. |
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| • 실험제목
아날로그 신호 실습
• 실험목적
브레드보드에 Band Pass Filter를 직접 구현해 보고 simulation한 다음, Bode Plot결과와 비교분석 해보는 실험
• 실험이론
▫ 반전증폭기 회로실험
실험에서 사용하는 741 IC의 핀 배치는 그림과 같다. 반전입력(Inverting input)은 2번 핀, 비반전입력(non-inverting input)은 3번 핀, 출력(output)은 6번 핀, 741 IC 구동용 +전원입력(V+)은 7번 핀 그리고 -.. |
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| • 실험제목
아날로그 신호 실습
• 실험목적
브레드보드에 Band Pass Filter를 직접 구현해 보고 simulation한 다음, Bode Plot결과와 비교분석 해보는 실험
• 실험이론
▫ 반전증폭기 회로실험
실험에서 사용하는 741 IC의 핀 배치는 그림과 같다. 반전입력(Inverting input)은 2번 핀, 비반전입력(non-inverting input)은 3번 핀, 출력(output)은 6번 핀, 741 IC 구동용 +전원입력(V+)은 7번 핀 그리고 -.. |
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| Beginning of the 4G : LTE Wimax
The way as increasing technology of telecommunication from 2G to 4G
and The various 4G technology through the LTE Wimax
INDEX
1. Evolution Roadmap of Mobile Communication Technology
2. 4G S standardization trend
▴IMT-2000 IMT-Advanced
▴4G mobile communication characteristic
▴Development route of LTE, Wimax
▴3Gpp LTE ( Long Term Evolution).. |
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| 디지털 회로설계
1. 제목 : 4-Bit D Flip Flop 설계
2. 개요 :
1) 목적 : 1 bit flip flop을 통해 4 bit flip flop을 VHDL과 logic gate로 설계한다. 이 과정에서 VHDL의 process의 사용법을 익히고, logic gate의 구현과 process로의 구현의 차이점을 비교해 본다.
2) 방법 :
[1-bit flip flop]
(1) 입력이 D, Preset, Clear, Clock이고 출력이 Q, notQ인 1 bit D F/F을 VHDL 언어로 설계한다.
(2) .. |
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