[기초전자실험] OPAMP 반전 증폭기 설계

OPAMP 반전 증폭기 설계

● 실험의 목표
OPAMP를 이용하여 GAIN 20dB, SNR 90%, BANDWIDTH 10KHz의 조건을 만족하는 증폭기를 설계한다.

● 기본 이론
⑴ 연산 증폭기
연산 증폭기는 입력단이 차동 증폭기(differential amplifier)로 구성도어 있어 두 입력 단자에 들어온 신호의 차이에 비례하는 전압이 출력되게 되어 있다. 두 입력 단자 가운데 빼어지는 신호가 들어가는 단자를 -로 표시하며 반전 입력 단자라 하고, 원래의 신호가 들어가는 단자를 +로 표시하며 비반전 입력단자라 한다.

비반전 입력
반전 입력

⑵ 비반전 증폭기
연산 증폭기를 증폭기로 사용하려면 그 큰 이득을 줄여 주어야 하므로 negative feedback을 사용한다. 이 때에는 출력 신호가 반전 입력 단자로 되돌아와 비반전 입력 신호를 줄임으로써 두 입력 단자 사이의 차동 신호 V_id를 거의 0V 가 되게 하여 유한한 출력이 나오게 한다.

[연산 증폭기를 이용한 반전 증폭기] [등가회로]

위 그림에서 출력이 저항 R2를 통하여 반전 입력으로 되돌아 가서 negative feedback 이 이루어 지고 있다. 즉 반전 입력 단자의 전압은 -V_id 이고 이 단자로 되돌아 오는 잔압은 AV_id이므로 위상이 180도 바뀌어 있다.
실제로 R_id 는 매우 크고 연산 증폭기의 이득도 매우커서 R_id로 흘러 들어가는 전류와 R_id에 걸리는 전압은 거의 0V이다. negative feedback을 이용하여 입력 전압에 관계없이 R_id에 걸리는 전압을 거의 0V로 유지시킴으로써 출력 전압이 유한한 값이 되도록 한 것이 이 반전 증폭기 회로가 증폭기로서 동작 할 수 있는 원인이 된다.
⑶ 반전 증폭기 이득
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