복잡한 회로 설계 - [VHDL] 4비트 가산기 설계

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복잡한 회로 설계

- 4비트 가산기 -

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1. 4bit Adder 소개

4비트 가산기는 4비트인 2개의 입력신호를 더하는 역할을 한다. 예를 들어 1011 + 1100 = 10111이다.
기본적인 4비트 병렬 가산기는 4개의 전가산기로 구성된다.
두 개의 입력 신호는 , 로 주어지며, 각 가산기의 캐리 출력은 다음 상위 가산기의 캐리 입력이 된다.

2. 설계 내용

▼ 설계 방법

4비트 가산기는 비트 단위의 Adder 4개를 병렬로 합쳐 놓은 것으로 단위 Adder를 먼저 설계한 후 컴포넌트문을 사용한 구조적 표현으로 코딩할 수 있다.

▼ Bit Adder의 코드 내용

LIBRARY ieee; USE ieee.std_logic_1164.all; -- Library와 Package선언

ENTITY bitadder IS
PORT (A1, B1, CIN : IN std_logic;
COUT, SUM1 : OUT std_logic); -- 입출력 포트 선언
END bitadder;

ARCHITECTURE sample OF bitadder IS
SIGNAL S1, S2, S3 : std_logic; -- 신호 선언
BEGIN
S1 [= A1 XOR B1;
S2 [= A1 AND B1;
S3 [= CIN AND s1;
....

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